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      Entretien pour FPGA Engineer

      13 janv. 2015
      Candidat à l'entretien anonyme
      Aucune offre
      Expérience positive
      Entretien moyen

      Candidature

      J'ai postulé via un établissement d'enseignement supérieur ou universitaire. J'ai passé un entretien chez Teledyne Technologies en déc. 2014

      Entretien

      They call me through the phone on time. They ask me some questions on handling problems of timing constraints, Verilog and VHDL, FSM design and some questions with my resume. In general, the interview focus on the resume and basic conceptions of the design. They are not too hard but requires understanding of many basic problems. The interviewer is very nice to me!

      Questions d'entretien [1]

      Question 1

      Some conceptions and definitions in Verilog and VHDL.
      1 réponse
      2